Verilog Tips 1:TestBench编写注意事项【concurren

一个案例：

待测试模块输入输出为：

测试文件为：

一仿真，报错 to a non-net ‘xxxx’ is not

原因分析：

对于待测试模块的输出 “”，在编写测试文件的时候，不能将与之交联的“”定义为 reg 型，须改为 wire 型。

对于模块中的输出来说

即，不能以 中的 reg 型赋值给被测模块作为输出的 wire 型；

同，不能以 中的 reg 型赋值给被测模块作为输出的 reg 型；

只能以中的 wire 型赋值给被测模块作为输出的 wire 型，

对于输入来说用 reg 可行。