数字集成电路后端(Innovus)开发设计
一、本文目的是对数字IC进行:
1、平面规划设计( the );
2、电源路径设计( Power with Route);
3、使用Early 分析路径(布线)可行性( Route with the Early )。
二、设计过程与结果:
1、平面规划设计( the )
1)从根目录进入工作路径/share////FPR/work,如下图所示:
2)在此路径下打开如下图:
3)导入路径/share////FPR/work下dtmf.设计文件,如下图:
4)切换到 view查看设计中的macro,和port,如下图:
5)通过Tools > 显示设计的层次,如下图:
6)尺寸定义与设计检查:通过 > 定义芯片与模块大小,芯片或模块大小有两种方式来指定,我根据 Ratio,即给定利用率指定尺寸,由工具算出H和W,默认矩形,H×W即为面积,如下图所示:
(此外可通过定义尺寸,即直接指定H和W大小)
7)由于此lab是带IO的设计,需要指定的间距(如果是模块级设计则需要指定的间距),此时将IO和CORE之间的距离设为100μm,如下第一张图,设置完后如下第二张图所示:
8)使用命令Check -检查设计参考库以及本身的问题,运行后在work//目录下生成了.main.htm.ascii文件,是Check 的详细信息,如下图:
2、电源路径设计( Power with Route)
1)手动摆放macro,ip与halo,或执行File > Load > 选择.fp,完成后的如下图所示:
2)更改网络的 Halo使之均为30μm,如下第一张图,改动成功后结果如下第二张图所示:
3)进行设计,加入电源环,设置参数如下第一张图所示,加入电源环后效果如下第二张图所示(红色与蓝色部分):
4)之后给网络加上电源环,选中后,基本参数设置与电源环形状设置如下两张图所示:
5)设置后的电源环效果如下图所示:
6)添加Power :Power > Power > Add Power ,将各参数设置如下图所示:
7)添加Power 后,可见VDD与VSS间距为1微米,且VDD组间距、VSS组间距均为100微米,结果如下图:
8)摆放cell: > 选中cell后 > q键指定坐标,参数如下图所示:
9)切换 view即可看见这颗cell的坐标变化结果,如下图:
10)添加Power Rail并且和Power 打孔:从M6打孔到M1(各层均打VIA),设置参数如下图所示:
11)至此,完成,效果如下图所示:
3、使用Early 分析路径(布线)可行性( Route with the Early )
1)在命令行界面输入后,输出了所有的如下图:
2)输入命令defIn .def,在Place之前读入scan chain的def进一步优化,之后跑命令,可得到 、DRV结果,以及整体的值为48.462%, 大小为0.01%H和0.00%V,如图:
3)输入指令 - - - scan.def,显示Scan Chain连接示意图,也可直接操作:Place > > Scan Chain,如下图:
4)可见局部连接顺序情况及情况如下图:
5) 输入指令 ../saved/.inv.dat 打开后保存的数据,使用前期 引擎分析潜在绕线问题:Route > Early ,操作如下图所示:
6)可见垂直方向上存在,其中一条上绕线风险如图所示:
7)取消勾选垂直方向V的显示,去掉 Label,可见设计均不存在了,如图:
8)使用命令 ../saved/.inn保存设计,之后通过 ../saved/.inn.dat 可以打开设计。设计结果如图:
放大可查看具体布线情况,确保不存在绕线,如图:
三、补充问题:
四、作业:
1、 读入数据后,执行 –输出的结果关注要点:
Q1.数:5680个,Block数:4个。
Q2.IO数:57个,其中Input数:28个,数:29个。
Q3. Cell的面积:.98平方微米。
2、读入dtmf.fp后,确认如下信息:
Q1. 这个Block的形状:长280微米,宽300微米,位置坐标:{355.28 355.44} (X-Y系)
Q2. 使用的Layer:Metal 5与Metal 6,宽度是:8微米。
Q3. 使用的Layer:Metal 6,宽度是:8微米。
3、的操作要点(3个)
①先给整个芯片加上电源环后再选中BLOCK,给小的BLOCK加电源环;
②基本参数包括宽度等设置好后,还需注意设置电源环形状;
③添加Power 后,须添加Power Rail并且和Power 打孔。
4、设计的注意事项(3个)
①如果lab是带IO的设计,需要指定的间距(如果是模块级设计则需要指定的间距);
②芯片或模块大小有两种方式来指定,我根据 Ratio,即给定利用率指定尺寸,由工具算出H和W,默认矩形,H×W即为面积,此外可通过定义尺寸,即直接指定H和W大小;
③导入设计时须使用命令Check -检查设计参考库以及本身的问题,运行后在work//目录下生成以.main.htm.ascii为后缀的文件,是Check 的详细信息。
5、Lab 10 Place完成后的确认:
Q1. Place之前的确认:0.098纳秒,截图WNS的Slack:
Q2. Place之后的确认:0.112纳秒,截图WNS的Slack: